Verilator

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Verilator

Informations
Dernière version 5.024 ()[1]Voir et modifier les données sur Wikidata
Dépôt github.com/verilator/verilatorVoir et modifier les données sur Wikidata
Écrit en C++Voir et modifier les données sur Wikidata
Supporte les langages Verilog et SystemVerilogVoir et modifier les données sur Wikidata
Système d'exploitation Type UnixVoir et modifier les données sur Wikidata
Type Simulation de phénomènesVoir et modifier les données sur Wikidata
Licence Licence publique générale limitée GNU version 3.0 et Artistic License 2.0Voir et modifier les données sur Wikidata
Site web www.veripool.org/wiki/verilatorVoir et modifier les données sur Wikidata

modifier - modifier le code - voir Wikidata (aide) Consultez la documentation du modèle

Verilator est un logiciel libre de vérification et simulation de programme développé ou transcompilé dans le langage de description de matériel (HDL) Verilog, en le compilant en langage machine du système utilisé pour le développement afin d'avoir de bonnes performances. Il supporte SystemVerilog pour la vérification et SystemC pour une simulation complète du système.

Description

Le support de SystemC, permet de lier la simulation à des bibliothèques en langage C et C++, pour simuler différents éléments pouvant être connectés au FPGA cible[2].

Dans le manpage du logiciel, il est décrit comme « convertissant du code Verilog en C++ / System C » (« Convert Verilog code to C++/System C »). Il permet d'utiliser GNU Debugger (GDB) pour le déboggage de l'application[3]. Le format de sortie du log, peut être interprété par GTKWave pour la visualisation du signal temporel sur les différents composants du circuit.

Il supporte également le langage de vérification de matériel SystemVerilog[4].


Il ne fait que des vérifications de base du programme. Des outils tels que Yosys permettent d'effectuer une vérification formelle et la synthèse logique pour la programmation du FPGA cible.

Il tend à remplacer Icarus Verilog, un simulateur de référence plus ancien dont le code n'était pas compilé pour la simulation.

Annexes

Notes et références

  1. « Release 5.024 », (consulté le )
  2. (en) « SystemC The language for System-level design, modeling and verification », sur SystemC.org
  3. « Taking a New Look at Verilator », sur zipcpu.com,
  4. (en) Norbert Kremeris, « Verilator Pt.2: Basics of SystemVerilog verification using C++ », sur ItsEMbeddedd.com,

Voir aussi

Lien externe

  • (en) Site officiel
v · m
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Logiciel libre
Conception
Simulation
Analyse
Logiciel propriétaire
Format de fichiers
Langage de description de matériel (HDL) et langage de vérification de matériel (HVL)
Langages
Simulateurs
  • Cocotb
  • Coriolis2
  • FreeHDL
  • GHDL
  • Icarus Verilog
  • Verilator
Synthèse logique
  • GHDL
  • Nextpnr
  • OpenLane
  • OpenROAD
  • SymbiYosys
  • Workcraft
  • Yosys
programmation/flashage
  • OpenFPGAloader

(en) Site officiel

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